區別於動態隨機訪問儲存器（dram）和靜態ram（sram），快閃儲存器是「大多數讀取」裝置。因為其讀取速度很快，讀乙個byte大約需要20ns。
而寫入速度很慢，想要寫乙個cell，必須先erase擦除 cell所在的sector，將所有cell寫為1，然後再去program特定位置的位置（1變為0）。
由於擦除只能陣列級別擦除，所以我們將chip分為很多小塊（sector/block），block一般是64kb。近年來，sector越分越小。
除了提供靈活性之外，陣列分割還使得感測和擦除電路設計更容易，因為它減少了陣列寄生負載。
下圖是晶元各功能模組的scheme
flash和外界交換訊號的有三種：1位址2控制3資料
•address：log2 ms寬輸入匯流排，其中ms是以位元組或字為單位的儲存器大小。 主處理器向該匯流排應用要讀取或程式設計的位元組或字的位址或要擦除的扇區的位址。
•control：晶元控制輸入訊號。 典型控制訊號包括：復位，晶元使能，寫使能和輸出使能。
•data：8位或16位寬輸入/輸出匯流排。 主處理器通過該匯流排與儲存器晶元交換資料和命令。
各種電路塊的作用可歸納如下：
•i / o路：這些是晶元輸入/輸出電路。除了執行輸入/輸出訊號緩衝之外，i / o路電路還包括旨在保護晶元免受靜電放電（esd）事件的特殊結構，這些事件可能在處理期間或甚至在安裝在最終應用板上時損壞晶元本身。
•單元陣列：這是乙個快閃儲存器單元陣列。如前所述，單元陣列通常被分成相對較小的塊或可以單獨擦除的扇區。
•行解碼：這是陣列字線解碼器。它作用於屬於所選字線的單元的柵極，讀取和程式設計電壓取決於操作模式。對於擦除模式中的大多數快閃儲存器架構，所選扇區的所有字線都被驅動為負電壓。
•扇區解碼：在讀取，程式設計和擦除模式下啟用定址扇區的行解碼器。取消選擇剩餘的扇區，所有行線保持為0 v.
•列解碼器和列程式設計路徑：在讀取模式下，該塊將定址的列（或位線）連線到讀出放大器。在程式設計模式中，它將讀出放大器與陣列隔離，並將程式設計和擦除電壓傳送到儲存器陣列。
•控制邏輯：這是主晶元內部控制器。它解碼主機處理器發出的命令並執行程式設計和擦除演算法。此外，它通過啟用和禁用內部程式設計和擦除電壓發生器以及確定程式設計和擦除電壓脈衝的持續時間來控制模擬電路。
•模擬：該模組包括讀取，寫入和擦除儲存器位置所需的所有模擬功能。即，它包括用於產生內部高壓的電壓倍增器和調節電路。
bgo 後台操作或同步操作。
最近已經引入了體系結構[12,13]，其特徵在於雙分割槽儲存器陣列，其目的是允許主處理器從乙個分割槽讀取而另乙個分割槽正被程式設計或擦除。
這種配置顯著增加了儲存器資料吞吐量，因為它減少了主機處理器空閒等待程式設計/擦除操作完成的時間。
這種功能通常被稱為後台操作（bgo）或同步操作。
為了進一步提高資料吞吐量，如要求苛刻的應用平台（例如無線通訊系統）所要求的，bgo快閃儲存器晶元通常支援頁面和/或突發或同步[14]讀取模式。
在頁面體系結構中，從儲存器陣列讀取的資料儲存在頁面緩衝器中。
頁面位址邊界內的後續訪問可以以更快的速率執行。初始頁面訪問通常需要大約100 ns，而頁面內的訪問可以在30到40 ns內執行。
在突發讀取中，將起始位址與自由執行的時鐘訊號一起應用於晶元。
在持續幾個時鐘週期的初始等待時間之後，輸出儲存在起始位址位置的資料;然後，由於內部突發邏輯，在等待時間段之後，在每個時鐘週期自動遞增起始突發位址，因此以時鐘訊號頻率讀取後續位置。
圖3.3顯示了支援bgo和頁/突發訪問的flash陣列的概要。
在快閃儲存器技術中利用的用於將邏輯電平儲存到儲存器單元中的物理機制固有地具有模擬性質，在某種意義上，在程式設計或擦除期間電池經歷的閾值電壓移位與注入浮柵的電荷量成比例。
在過去幾年中，這種考慮驅動了每個單元儲存兩個以上邏輯電平的方法的發展[15,16]。
這些發展產生了快閃儲存器晶元市場的引入[17]，被稱為多級快閃儲存器，其特點是每個物理單元儲存兩位，從而使邏輯儲存器大小加倍。
多級架構非常適合大容量儲存應用，其特點是高密度，極低成本和低中等級別的記憶體速度效能。
下圖為支援bgo和頁/突發訪問的flash陣列的概要。
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