為了對設計外部的時序情況進行精確建模，設計者必須設定輸入和輸出埠的時序資訊。vivado只能識別出fpga器件範圍內的時序，因此必須使用set_input_delay和set_output_delay命令來設定fpga範圍外的延遲值。兩者在含義、約束命令等方面有很多地方是相似的，只不過乙個是輸入，乙個是輸出，本文還是分開對兩者進行講述。
set_input_delay命令設定輸入埠上相對於設計介面時鐘邊沿的輸入路徑延遲。輸入延遲既指資料從外部晶元經過板級傳輸到fpga輸入管腳間的相位差，也指相對參考板級時鐘間的相位差。輸入延遲值可以是正的，也可以是負的，由時鐘和資料在fpga介面處的相對相位決定。
約束時的相對時鐘可以是乙個設計時鐘，也可以是乙個虛擬時鐘。輸入延遲命令的選項包括：
輸入延遲約束只能應用於輸入埠或雙向埠（不包括時鐘輸入埠），不能用於設計內部的管腳。下面給出幾個使用輸入延遲約束的典型例子。
1.示例一
create_clock -name sysclk -period 10 [get_ports clk0]
set_input_delay -clock sysclk 2 [get_ports din]
2.示例二
create_clock -name clk_port_virt -period 10
set_input_delay -clock clk_port_virt 2 [get_ports din]
3.示例三
create_clock -name sysclk -period 10 [get_ports clk0]
set_input_delay -clock sysclk -max 4 [get_ports din]
set_input_delay -clock sysclk -min 1 [get_ports din]
4.示例四
create_clock -name sysclk -period 10 [get_ports clk0]
set_input_delay -clock sysclk 4 [get_ports din]
set_output_delay -clock sysclk 1 [get_ports dout]
create_clock -name clk_ddr -period 6 [get_ports ddr_clk_in]
set_input_delay -clock clk_ddr -max 2.1 [get_ports ddr_in]
set_input_delay -clock clk_ddr -max 1.9 [get_ports ddr_in] -clock_fall -add_delay
set_input_delay -clock clk_ddr -min 0.9 [get_ports ddr_in]
set_input_delay -clock clk_ddr -min 1.1 [get_ports ddr_in] -clock_fall -add_delay
set_output_delay命令設定輸出埠上相對於設計介面時鐘邊沿的輸出路徑延遲。輸出延遲既指資料從fpga的輸出管腳通過板級傳輸到另乙個器件間的相位差，也指相對參考板級時鐘間的相位差。輸出延遲值同樣也可以是正的或負的，由時鐘和資料在fpga器件外的相對相位決定。
約束時的相對時鐘可以是乙個設計時鐘，也可以是乙個虛擬時鐘。輸出延遲命令的選項基本與輸入延遲約束相同，還是陳列如下：
同樣，輸出延遲約束只能應用於輸出埠或雙向埠，不能用於設計內部的管腳。下面給出幾個使用輸出延遲約束的典型例子。
1.示例一
create_clock -name sysclk -period 10 [get_ports clk0]
set_output_delay -clock sysclk 6 [get_ports dout]
2.示例二
create_clock -name clk_port_virt -period 10
set_output_delay -clock clk_port_virt 6 [get_ports dout]
3.示例三
create_clock -name clk_ddr -period 6 [get_ports ddr_clk_in]
set_output_delay -clock clk_ddr -max 2.1 [get_ports ddr_out]
set_output_delay -clock clk_ddr -max 1.9 [get_ports ddr_out] -clock_fall -add_delay
set_output_delay -clock clk_ddr -min 0.9 [get_ports ddr_out]
set_output_delay -clock clk_ddr -min 1.1 [get_ports ddr_out] -clock_fall -add_delay
最後再補充一句，雖然上面說輸入延遲約束和輸出延遲約束不能應用於fpga內部管腳，但也有特例。ultrascale+系列fpga的startupe3內部管腳就可以進行輸入延遲和輸出延遲約束。不過博主連ultrascale+的晶元都沒摸過，本文便不做介紹。
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