Verilog基本電路設計之三（去抖濾波）

debounce電路，就是常說的去抖濾波，主要用在晶元的pad輸入訊號，或者模擬電路輸出給數位電路的訊號上。

parameter bit_num = 4 ;

reg [bit_num-1 : 0] signal_deb ; //

always @ (posedge clk or negedge rst_n)

begin

if (rst_n == 1'b0)

signal_deb <= } ;

else

signal_deb <= # dly ;

endalways @ (posedge clk or negedge rst_n)

begin

if (rst_n == 1'b0)

signal_o <= 1'b1 ;

else if (signal_deb[3:1]==3'b111)

signal_o <= # dly 1'b1 ;

else if (signal_deb[3:1]==3'b000)

signal_o <= # dly 1'b0 ;

else ;

end上面的電路，第乙個always，還兼顧了去亞穩態作用。它可以濾掉的寬度是兩個clk的cycle，對於大於兩個cycle而小於三個cycle的訊號，有些可以濾掉，有些不能濾掉，這與signal_i相對clk的相位有關。

根據希望濾除的寬度相關，換算到clk下是多少個cycle數，從而決定使用多少級dff。如果希望濾除的寬度相對cycle數而言較大，可以先在clk下做乙個計數器，產生固定間隔的脈衝，再在脈衝訊號有效時使用多級dff去抓signal_i；或者直接將clk分頻後再使用。