開啟乙個verilog檔案，在主選單欄中進入edit--insert template--verilog hdl--synthesis attributes，可以看到synthesis attributes下有很多子項，以chip_pin attribute為例：
在verilog程式中新增chip_pin attribute屬性不會影響verilog程式的語法和功能，但是在fitter（place&route）過程中quartus工具軟體會提取attributes屬性來分配引腳。示例如下圖（兩種使用方式）：
注意這種表示方式需要將埠的屬性定義放在module定義下面，並且屬性注釋要放在引數名和分號「；」之間，而不能放在行最後面。分配之後進行fitter（place&route）操作檢視pin planner：
這樣還是挺方便的，因為拖拽引腳到晶元上有時候的確不是很方便，根據電路圖來直接在verilog程式上表示出來還是挺方便的。
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