9. 晶元介面的三態資料匯流排實現時如何處理 (d)
a. 在晶元各功能子模組內把三態資料匯流排轉為單向的兩組匯流排
b. 在晶元內部匯流排使用的地方把三態資料匯流排轉為單向的兩組匯流排
c. 不需要轉換
d. 在晶元頂層把三態資料匯流排轉為單向的兩組匯流排
fpga中設定乙個訊號為三態門，在verilog中，就是設定該訊號的型別為inout。通常用在匯流排介面中，因為在乙個匯流排上同時只能有乙個裝置埠作輸出，這時其他埠必須在高阻態，同時可以輸入這個輸出埠的資料。所以，裝置埠要掛在乙個匯流排上，必須通過三態緩衝器。
note:fpga**設計中，記得有一條「原則」，對於三態口，盡量在頂層模組使用三態，不要在內部子模組使用三態，不然會帶來一系列問題。因此最好在晶元頂層就把三態資料匯流排分成兩根，內部就不再使用三態門了。
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