4*4矩陣鍵盤有4行與4列，在按鍵按下時一行與一列即導通。其驅動方法非常簡單。本設計中以一定的時間頻率分別將每一行的引腳電平拉高，並在拉高某個引腳的同時檢測每一列的電平變化，當檢測到某列引腳有上公升沿跳變時，即為該行與該列導通對應的那個按鍵被按下。
例如上圖中，拉高pd4,此時檢測到pd2引腳有上公升沿電平跳變，則按鍵s5被按下。其餘同理。
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// company: nanjing university of information science & technology
// engineer: yang cheng yu
// // create date: 2020/01/13 20:01:50
// design name: keyboard_4_4
// module name: keyboard_4_4
// project name: clock
// target devices:
// tool versions:
// description:
// // dependencies:
// // revision:
// revision 0.01 - file created
// additional comments:
// //
module keyboard_4_4
( input clk,
//時鐘
input rst,
//復位
output reg[3:
0] c_pin,
//行引腳
input[3:
0] r_pin,
//列引腳
output reg[3:
0] key_out//按鍵編號輸出);
reg[15:
0] div_cnt;
//分頻計數器
reg[2:
0] state;
reg cnt_full;
//分頻計數器計滿邏輯
localparam check_r1=
3'b000;
//檢測r1
localparam check_r2=
3'b001;
//檢測r2
localparam check_r3=
3'b011;
//檢測r3
localparam check_r4=
3'b010;
//檢測r4
//分頻計數器邏輯
always@(posedge clk or negedge rst)begin//此處設計每次拉高一行時間為1msif(
!rst)begin
div_cnt <=
16'd0;
cnt_full <=
1'b0;
endelse
if(div_cnt==
16'd49999)begin
div_cnt <=
16'd0;
cnt_full <=
1'b1;
endelse begin
div_cnt <= div_cnt +
1'b1;
cnt_full <=
1'b0;
endend
//狀態組合判斷
always@(posedge cnt_full or negedge rst)begin
if(!rst)
state <= check_r1;
else
case
(state)
check_r1:
if(cnt_full)
state <= check_r2;
else
state <= check_r1;
check_r2:
if(cnt_full)
state <= check_r3;
else
state <= check_r2;
check_r3:
if(cnt_full)
state <= check_r4;
else
state <= check_r3;
check_r4:
if(cnt_full)
state <= check_r1;
else
state <= check_r4;
default
: state <= state;
endcase
end//狀態機輸出邏輯
always@(posedge clk or negedge rst)begin
if(!rst)
c_pin <=
4'b0000;
else
case
(state)
check_r1:begin
c_pin <=
4'b1000;
case
(r_pin)
4'b1000:key_out <= 4'd0;
4'b0100:key_out <= 4'd1;
4'b0010:key_out <= 4'd2;
4'b0001:key_out <= 4'd3;
endcase
endcheck_r2:begin
c_pin <=
4'b0100;
case
(r_pin)
4'b1000:key_out <= 4'd4;
4'b0100:key_out <= 4'd5;
4'b0010:key_out <= 4'd6;
4'b0001:key_out <= 4'd7;
endcase
endcheck_r3:begin
c_pin <=
4'b0010;
case
(r_pin)
4'b1000:key_out <= 4'd8;
4'b0100:key_out <= 4'd9;
4'b0010:key_out <= 4'd10;
4'b0001:key_out <= 4'd11;
endcase
endcheck_r4:begin
c_pin <=
4'b0001;
case
(r_pin)
4'b1000:key_out <= 4'd12;
4'b0100:key_out <= 4'd13;
4'b0010:key_out <= 4'd14;
4'b0001:key_out <= 4'd15;
endcase
end
default
:begin
c_pin <=
4'b0000;
key_out <=
4'd0;
endendcase
endendmodule
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