1 偶數倍分頻
2 奇數倍分頻，占空比50%
3 小數分頻
1 在clk上公升沿和下降沿分別產生2n分頻時鐘，兩時鐘相位差90度。
2 兩時鐘異或。
**如此下
//11分頻
module clockdiv #(parameter n=11, counter_width=4)(
input clk,
input resetn,
output clk_out
);reg clk_up, clk_down;
reg [counter_width-1:0] counter;
//11計數器
always@(posedge clk)
if(!resetn) counter<=0;
else if(counter==n-1)
counter<=0;
else counter<=counter+1;
//上公升沿產生乙個2n分頻
always@(posedge clk)
if(!resetn) clk_up<=0;
else if(counter==0) clk_up <= ~clk_up;
//下降沿產生乙個 2n分頻
always@(negedge clk)
if(!resetn)
clk_down<=0;
else if(counter==(n+1)/2) clk_down<=~clk_down;
//注意：counter==(n+1)/2
//兩個2n分頻異或
assign clk_out=clk_up^clk_down;
endmodule
module tb_clockdiv(
);logic clk, resetn, clk_out;
clockdiv #(.n(3), .counter_width(4)) clockdiv (.clk(clk),.resetn(resetn), .clk_out(clk_out));
initial
begin
clk=0;
forever #10 clk=~clk;
endinitial
begin
resetn=0;
#30resetn=1;
#30resetn=0;
#30resetn=1;
end
endmodule
4 時鐘分頻器
介紹 晶元中常常使用不同型別的時鐘分頻技術。我們常常想到的是以主時鐘2的冪次倍數來分頻，比如2分，4分，8分等等。但是有時候也會用到奇數分頻甚至小數分頻。下面介紹的分頻技術比常見的pll備品得到的目標時鐘更有效 便宜 快速 同步整數分頻器 moore狀態機，實現整數分頻，但是這種簡單的邏輯無法產生5...
分頻器設計（一）偶分頻
目錄 一 2 n的偶分頻器設計 這種級聯觸發器的方式優缺點分析 二 任意偶數的分頻器設計 所謂 分頻 就是把輸入訊號的頻率變成成倍數地低於輸入頻率的輸出訊號。數位電路中的分頻器主要是分為兩種 整數分頻和小數分頻。其中整數分頻又分為偶分頻和奇分頻，首先從偶分頻開始吧，入門先從簡單的開始！先來看最簡單的...
pll製作分頻器 PLL中CML分頻器設計求助
小弟最近在設計乙個工作在20ghz的除2分頻器，用的是最傳統的兩個cml latch級聯的形式，管子的尺寸都很大，電流也在5 10ma左右，可以實現分頻的功能。但小弟有一點不明，從瞬態 波形上看，一開始 大概前2ns 差分對管並不是差分工作，對管柵極波形基本一致，使得整個電路在正反饋狀態，輸出為0，...