verilog hdl 設計顯示解碼器
邏輯原理：
7 段數碼是純組合電路，通常的小規模專用 ic，如 74 或 4000 系列的器件只能作十進位制 bcd 碼解碼，然而數字系統中的資料處理和運算都是 2 進製的，所以輸出表達都是 16 進製的，為了滿足 16 進製數的解碼顯示。
7 段解碼器的輸出訊號 led7s 的 7 位分別接如下圖所示數碼管的 7 個段，高位在左，低位在右。例如當 led7s輸出為「1101101」時，數碼管的 7 個段： g,f,e,d,c,b,a 分別接 1,1,0,1,1,0,1；接有高電平的段發亮，於是數碼管顯示「5」。注意，這裡沒有考慮表示小數點的發光管。
7 段數碼顯示解碼器設計採用 case 語句對數碼管的七個段分別進行賦值 0 或 1，實現數字的顯示。
共陰數碼管：將多隻led的陰極連在一起即為共陰式，而將多隻led的陽極連在一起即為共陽式。verilog hdl語言實現：以共陰式為例，如把陰極接地，在相應段的陽極接上正電源，該段即會發光。當然，led的電流通常較小，一般均需在迴路中接上限流電阻。假如我們將"b"和"c"段接上正電源，其它端接地或懸空，那麼"b"和"c"段發光，此時，數碼管顯示將顯示數字「1」。而將"a"、「b」、「d」、"e"和"g"段都接上正電源，其它引腳懸空，此時數碼管將顯示「2」。其它字元的顯示原理類同。
以上引自
module decl7s_test(a,led7s);
input [3:0] a;
output [6:0] led7s;
reg [6:0] led7s;
always @(a)
begin
case(a)
4』b0000:led7s=7』b0111111;
4』b0001:led7s=7』b0000110;
4』b0010:led7s=7』b1011011;
4』b0011:led7s=7』b1001111;
4』b0100:led7s=7』b1100110;
4』b0101:led7s=7』b1101101;
4』b0110:led7s=7』b1111101;
4』b0111:led7s=7』b0000111;
4』b1000:led7s=7』b1111111;
4』b1001:led7s=7』b1101111;
4』b1010:led7s=7』b1110111;
4』b1011:led7s=7』b1111100;
4』b1100:led7s=7』b0111001;
4』b1101:led7s=7』b1011110;
4』b1110:led7s=7』b1111001;
4』b1111:led7s=7』b1110001;
endcase
endendmodule
測試集：
上述就是關於verilog hdl對顯示解碼器中共陰數碼管的實現。
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