王冠，黃熙，王鷹 編著
2023年
機械工業出版社
第1章 概述
1.1 什麼是hdl
1.2 verilog hdl概述
1.3 verilog hdl 與 vhdl的比較
1.4 system verilog
1.5 小結
verilog hdl是由phil moorby於2023年首創，2023年被cadence收購。2023年，ieee發布了第乙個verilog hdl標準，即ieee 1364-1995.
第2章 初識verilog hdl
2.1 自頂向下的設計和自底向上的實現
2.2 不同抽象級別的verilog hdl模型
系統級（system level），演算法級（algorithm level），暫存器傳送級（register transfer level, rtl)，門級（gate level）和開關級（switch level）。rtl、演算法級和系統描述級都被稱為行為描述。
2.3 描述數位電路系統的行為
2.4 設計數位電路系統
2.5 verilog hdl的基本單元 - 模組
module myadder(a, b, carry_in, sum, carry_out);
input a, b, carry_in;
output sum, carry_out;
wire a, b, carry_in;
reg sum, carry_out;
reg temp;
...endmodule
//module myadder(input a, input b, input carry_in, output sum, output carry_out);
模組呼叫的一般形式：
模組名 例項名(.模組埠1（連線的訊號1），.模組埠2（連線的訊號2），...);
或者可省略模組埠，但要注意埠順序必須一致。
2.6 邏輯功能描述的3種方法
數位電路簡介
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