glitch free 時鐘選擇電路

2021-10-09 16:54:39 字數 1541 閱讀 2438

時鐘在另乙個時鐘為高電平的時候進行切換才會導致毛刺的現象,因此我們需要採用下降沿取樣的方式來阻止這種情況

先用上公升沿取樣,然後用下降沿取樣

reg     out_r1;

reg out1;

reg out_r0;

reg out0;

​ always @(posedge clk1 or negedge rst_n)begin

if(rst_n == 1'b0)begin

out_r1 <= 0;

endelse begin

out_r1 <= ~out0 & select;

endend

​ always @(negedge clk1 or negedge rst_n)begin

if(rst_n == 1'b0)begin

out1 <= 0;

endelse begin

out1 <= out_r1;

endend

​ always @(posedge clk0 or negedge rst_n)begin

if(rst_n == 1'b0)begin

out_r0 <= 0;

endelse begin

out_r0 <= ~select & ~out1;

endend

​ always @(negedge clk0 or negedge rst_n)begin

if(rst_n == 1'b0)begin

out0 <= 0;

endelse begin

out0 <= out_r0;

endend

​ assign outclk = (out1 & clk1) | (out0 & clk0);

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