本節小敘：
常規設計中，時鐘功耗主要有三個部分組成：
在每個時鐘沿變化的組合邏輯所產生的功耗
觸發器所產生的功耗
時鐘樹產生的功耗
時鐘樹功耗接近整個晶元的50%，因此做好時鐘在時鐘樹的根部對時鐘進行開關。
1 不含鎖存器的門控時鐘電路
使用乙個簡單的邏輯門進行判斷，例如與門或者或門，上公升沿使用與門，下降沿使用或門
為了避免過早停止或者產生多個時鐘脈衝（或者時鐘上的毛刺），需要在時鐘活躍沿到時鐘不活躍沿之間一直保持不變。
2 基於鎖存器的門控時鐘
在上述邏輯門控制的電路中加入乙個電平敏感的鎖存器，可以保證時鐘夠活躍和不活躍沿之間的訊號穩定性。
這樣的時鐘門控單元屬於大多數廠商主動提供的標準庫中的一員
3 門控訊號
利用門控方式控制非時鐘單元，例如解碼器，使其在不用的時候功耗降低。
位址在解析變化的時候，位址匯流排上鏈結著多個裝置，而一旦位址發生變化，所有裝置的解碼器都開始快速的反轉，一些不工作的解碼器就會造成不必要的功率損耗，因此需要使用使能管腳來進行開關操作。4 重組傳播路徑以減少毛刺訊號傳播轉換造成的功耗
Verilog HDL 與數位電路設計
王冠，黃熙，王鷹 編著 2006年 機械工業出版社 第1章 概述 1.1 什麼是hdl 1.2 verilog hdl概述 1.3 verilog hdl 與 vhdl的比較 1.4 system verilog 1.5 小結 verilog hdl是由phil moorby於1983年首創，198...
數位電路設計之verilog的門級描述
使用verilog的數位電路設計，一般會有電晶體級的描述 門級描述 rtl 行為描述。我們接觸得比較多的就是後面兩種，前兩種更少涉及。現在就說一下門級描述吧！門級描述就是使用各種邏輯門對組合邏輯進行描述。舉個栗子 與或非門 這裡的and,or等都是verilog的原語，原語有點像c語言的函式。mod...
FPGA 基礎篇 數位電路設計 三態門
1.what is three state gate?三態指其輸出既可以是一般二值邏輯電路，即正常的高電平 邏輯1 或低電平 邏輯0 又可以保持特有的高阻抗狀態。高阻態相當於隔斷狀態 電阻很大，相當於開路 高阻態是乙個數位電路裡常見的術語，指的是電路的一種輸出狀態，既不是高電平也不是低電平，如果高阻...