基於明德揚fpga時序約束教程
其中上游器件：
下游器件：
約束思路：
對於input delay，最大延時就是2.4ns，最小就是1.3ns
對於output delay，由於線路延時使得setup更惡劣，使得hold更容易滿足，setup的要求需要相應提高，hold的要求可以相應降低。設定要求為：2.5ns，-0.7ns
對於時序例外，rst_n屬於有資料沒時鐘的非同步情況。需要設定乙個虛擬時鐘。虛擬時鐘關注復位鍵的最小變化，如1ns的毛刺，則需要設定虛擬時鐘為1000mhz。但由於非同步一定會報錯，具體的input delay設定值就不重要了。
當通過上述思路約束完成之後，rst_n一定會報錯。排除後，可以新增set_false_path以排除。
具體約束：
時鐘約束：
其中clk2是虛擬時鐘（沒有get_ports）。
input delay：
所有輸入訊號都是：
特殊的，對於rst_n訊號，必須也進行相應的設定：
其中具體的數值可以隨便填，反正都會違例。
output delay：
自動分析完成之後，如果僅有rst_n的約束違例，可以新增set_false_path語句
pll時鐘約束可以參考：
其餘同例1
簡述FPGA時序約束理論
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