（萌新的數電學習）用VHDL語言設計通用暫存器組

實驗背景：

暫存器是cpu內的重要組成部分，模型機的通用暫存器組包含3個8位暫存器a、b、c，實現對此3個暫存器的讀寫操作。其介面及功能如下：

vhdl語言

library ieee;

use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity tongyongjicunqi is
port
(clk,we:in std_logic;
ra,wa:in std_logic_vector (
1 downto 0);
i:in std_logic_vector
(7 downto 0);
s,d:out std_logic_vector
(7 downto 0);
aaa,bbb,ccc:out std_logic_vector
(7 downto 0))
;end tongyongjicunqi;
architecture aaa of tongyongjicunqi is
signal a:
std_logic_vector
(7 downto 0):
="00000000"
; signal b:
std_logic_vector
(7 downto 0):
="00000000"
; signal c:
std_logic_vector
(7 downto 0):
="00000000"
; begin
process (clk, we, ra, wa)
begin
--if(we=
'0'and falling_edge (clk)
) then
if(we=
'0'and
(clk'event and clk='
0')) then 
if(wa=
"00"
) then a<=i;
elsif
(wa=
"01"
) then b<=i;
elsif
(wa=
"10"
) then c<=i;
end if
; end if;if
(ra=
"00"
) then s<=a;
elsif
(ra=
"01"
) then s<=b;
elsif
(ra=
"10"
) then s<=c;
end if;if
(wa=
"00"
) then d<=a;
elsif
(wa=
"01"
) then d<=b;
elsif (wa=
"10"
) then d<=c;
end if
; 
aaa<=a;
bbb<=b;
ccc<=c;
end process;
end aaa;

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