一、目的：
完整、連貫地運用《數字邏輯》所學到的知識，熟練掌握 eda 工具基本使用方法，為學習好後續《計算機原理》課程做鋪墊。
二、設計內容
(一) 按照給定的資料通路、資料格式和指令系統，使用 eda 工具設計一台用硬連線
邏輯控制的簡易計算機；
(二) 要求靈活運用各方面知識，使得所設計的計算機具有較佳的效能；
(三) 對所設計計算機的效能指標進行分析，整理出設計報告。
三、詳細設計
用vhdl語言設計的zf
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity zf is
port (x, en,clk:in std_logic;
zf:out std_logic)
;end entity;
architecture bhv of zf is
begin
process (clk, en)
begin
if(en=
'1') then
if(clk'event and clk='
0') then zf<=x;
--down side and en=
0 end if
; end if
; end process;
end architecture;
用vhdl語言設計的cf
library ieee;
use ieee.std_logic_1164.all ;
use ieee.std_logic_unsigned.all;
entity cf is
port (x,en,clk:in std_logic;
cf:out std_logic)
;end entity;
architecture bhv of cf is
begin
process (clk, en)
begin
if(en=
'1')then
if(clk'event and clk='
0' ) then cf<=x;
--down side
end if
; end if
; end process ;
end architecture;
用vhdl語言設計的ir
library ieee;
use ieee.std_logic_1164.all;
entity ir is
port
(input:in std_logic_vector
(7 downto 0);
clock,ld:in std_logic;
output_a,output_b:out std_logic_vector
(3 downto 0);
r:out std_logic_vector
(7 downto 0))
;end ir;
architecture bhv of ir is
signal i:
std_logic_vector
(7 downto 0):
="00000000"
;begin
process (clock,input,ld)
begin
if(clock'event and clock='
0') then--rising clock .
if(ld=
'1') then i<=input;
end if
; end if
; end process;
output_a<=i(
7 downto 4);
output_b<=i(
3 downto 0);
r<=i;
end bhv;
cpu的設計我採用的是分層設計的方法。
最頂層的設計如圖：
func部分如圖：
decoder部分如圖：
zhiling部分如圖：
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