FPGA練習 編碼器和解碼器

本練習把乙個八位的 onehot 編碼轉換成三位的二進位制數。

編碼器埠配置：

編碼器**：

module encoder

( x,
en,y);
input [7:
0] x;
input en;
output [2:
0] y;
wire [7:
0] x;
wire en;
reg [2:
0] y;
always @ (en or x)
begin
if(en)
begin
case (x)
8'b00000001 : y = 3'b000;
8'b00000010 : y = 3'b001;
8'b00000100 : y = 3'b010;
8'b00001000 : y = 3'b011;
8'b00010000 : y = 3'b100;
8'b00100000 : y = 3'b101;
8'b01000000 : y = 3'b110;
8'b10000000 : y = 3'b111;
default : y =
3'b000;
endcase
endend
endmodule //encoder

解碼器**：

module decoder

( din,
en,out)
; input [2:
0] din;
input en;
output [7:
0] out;
wire [2:
0] din;
wire en;
wire [7:
0] out;
assign out =
(en)?(
1<
< din)
:8'b0;
endmodule //decoder

測試**：

module encoder_test()

; reg [2:
0] data;
reg en;
wire [2:
0] out;
wire [7:
0] decoder2_out;
initial begin
data =
3'b000;
en =0;
#1 data =
3'b000;
en =1;
#1 data =
3'b001;
#1 data =
3'b010;
#1 data =
3'b011;
#1 data =
3'b100;
#1 data =
3'b101;
#1 data =
3'b110;
#1 data =
3'b111;
#1 data =
3'b000;
#1 data =
3'b001;
#1 $finish;
endinitial begin
$dumpfile (
"... .../encoder_test.vcd");
$dumpvars;
endencoder encoder1(.
x(decoder2_out),.
en(en),.
y(out));
decoder decoder2(.
din(data),.
en(en),.
out(decoder2_out));
endmodule

很不錯！

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