fpga與普通數字晶元設計流程的差異
設計步驟
fpga
數字晶元
邏輯設計與**
在這一點上二者非常接近，一般採用硬體設計語言進行設計，並進行功能**。fpga的**一般採用modelsim或由fpga廠商提供的**工具。近年來一些開源的**工具（如verilator等）也開始等到採用
綜合多採用一種綜合軟體或fpga廠商提供的工具，將邏輯設計轉換為等效的邏輯單元電路
採用eda軟體廠商提供的工具，如synopsys design complier（一種晶元綜合軟體）等，將邏輯設計轉換為等效的閘電路
布局佈線
有些fpga廠商也將該步驟稱為適配。這一步幾乎都會採用fpga廠商提供的工具。而且設計者除了對工具提供一些指導引數以外，基本上無法再做更多干預
採用eda軟體廠商提供的工具，如synopsys ic compiler（一種版圖設計工具）等。設計者可以對版圖設計做直接干預。和fpga相比，設計者在這一步有更多和更靈活的選擇
靜態時序分析
多採用fpga廠商提供的工具
採用eda軟體廠商提供的工具，如synopsys prime time（一種時序分析軟體）等
二者在這一步的設計方法非常類似，一般都需要提供時序約束檔案
其他驗證方式
門級（gate level）**，該步驟耗時長。在實踐中一般較少執行該**，除非懷疑之前的綜合或版圖設計結果問題
最終結果
位元流檔案，用來對fpga器件進行現場程式設計
gdsii檔案，交由晶元代工廠流片
FPGA 數字晶元之母
這個世界先有雞還是先有蛋？沒有人知道答案。但是如果有人問ess9018 ak4497 cs43198這些高階sigmadelta架構dac的媽媽是誰？我們可以回答您 它們都有乙個同樣的媽，名字叫做fpga。fpga是什麼？fpga的全稱是field programmable gate array，翻...
數字晶元設計流程之verilog設計
數字晶元設計流程 功能驗證之前與工藝庫沒多大聯絡，驗證晶元設計的功能是否正確，針對抽象的 進行功能驗證理想值。一致性驗證確保生成的網表和 設計功能一致 dft之後是數字後端。靜態時序分析，從邏輯綜合開始拿給後端，確保每乙個階段沒有問題。後 證明加入延遲後功能是否正確。一 verilog設計 可綜合語...
ASIC晶元設計流程
1 marketing request 有市場需求 2 architecture spec 編寫架構文件 3 algorithm emulation 做演算法模型，評估下哪些可行，軟體c c matlab 4 design spec 得到設計文件 5 rtl coding 設計 6 ip level...