電子技術的發展，產生了各種各樣的電平介面。
ttl電平：
ttl電平訊號之所以被廣泛使用，原因是因為：通常我們採用二進位制來表示資料。而且規定，+5v等價於邏輯「1」，0v等價於邏輯「0」。這樣的資料通訊及電平規定方式，被稱做ttl（電晶體-電晶體邏輯電平）訊號系統。這是計算機處理器控制的裝置內部各部分之間通訊的標準技術。
ttl三態門
cmos電平：
cmos電平邏輯電平電壓接近於電源電壓，0 邏輯電平接近於 0v。而且具有很寬的雜訊容限。
cmos電路由於輸入太大的電流，內部的電流急劇增大，除非切斷電源，電流一直在增大。這種效應就是鎖定效應。當產生鎖定效應時，coms的內部電流能達到40ma以上，很容易燒毀晶元。
防禦措施：
cmos三態門
ttl電路與cmos電路比較：
lvds電平：
lvds（low voltage differential signal）即低電壓差分訊號，其特性如下：
所以，lvds具有高速、超低功耗、低雜訊和低成本的優良特性。
lvds應用
典型lvds電路
pecl電平：
pecl，指的是正射極耦合邏輯電平。 在電子技術中，pecl代表正射極耦合邏輯電平。如果省掉ecl電路中的負電源，採用正電源的系統(+5 v)，可將vcc接到正電源而vee接到零點。這樣的電平通常被稱為pecl（positive emitter coupled logic）。如果採用+3.3 v供電，則稱為lvpecl。
ecl(emittercoupled logic)即射極耦合邏輯，是帶有射隨輸出結構的典型輸入輸出介面電路,ecl電路的最大特點是其基本閘電路工作在非飽和狀態，因此ecl又稱為非飽和性邏輯。也正因為如此，ecl電路的最大優點是具有相當高的速度。這種電路的平均延遲時間可達幾個ns數量級甚至更少。
pecl輸出結構
pecl 片內偏置輸入
pecl 片外偏置輸入
hstl電平：
hstl（high speed transceiver logic）是一種技術獨立的數字積體電路介面標準，為了實現電壓擴充套件和技術獨立i/o結構而開發的。
此標準所要求的i/o結構是差分放大輸入（乙個輸入內部關聯成乙個使用者提供的輸入參考電壓，此電壓用於單端輸入）和使用vcco的輸出。所謂技術獨立，實際上指用來做輸入參考和輸出vcco的電壓，與器件本身的供電電壓不同。
hstl最主要的應用是可以用於高速儲存器(sdram、ddr sdram)讀寫。傳統的慢速儲存器訪問時間阻礙了高速處理器的運算操作。在中頻區域（100mhz和180mhz之間），可供選擇基於單端訊號的i/o結構有：hstl、gtl/gtl+、sstl和低壓ttl（lvttl）。在180mhz以上的範圍，hstl標準是唯一可用的單端i/o介面。利用hstl的速度，快速i/o介面明顯地提高了整個系統的效能。hstl是高速儲存器應用的i/o介面選擇，同時也很完美地提供了驅動多個記憶體模組位址匯流排的能力。
gtl/gtl+電平：
gtl：類似cmos的一種結構，輸入為比較器結構，比較器一端接參考電平，另一端接輸入訊號。1.2v電源供電。 vcc=1.2v；voh>=1.1v；vol<=0.4v；vih>=0.85v；vil<=0.75v ，pgtl/gtl+：vcc=1.5v；voh>=1.4v；vol<=0.46v；vih>=1.2v；vil<=0.8v 。
gtl輸入與輸出
sstl電平：
sstl(stub series terminated logic)介面標準也是jedec所認可的標準之一。該標準專門針對高速記憶體(特別是sdram)介面。sstl規定了開關特點和特殊的端接方案，它是為了在高速儲存匯流排上提高訊號完整性的目的而建立的。sstl_3是3.3v標準；sstl_2是2.5v標準，sstl_18是1.8v標準。
它與lvttl和lvcmos的不同在於sstl是傳輸線終端匹配的。因此sstl具有輸出阻抗和匹配方法的要求，這使其在高速訊號傳輸時降低了emi，改善建立時間。sstl的輸入是乙個差分對比電路，一端為輸入，另一端為參考電壓vref，ddr應用sstl電平比較多。
ddrii sdram 記憶體條
在這樣的混合電平環境裡面，如果用傳統的電平轉換器件實現介面會導致電路複雜性提高。利用fpga支援多電平共存的特性，可以大大簡化設計方案，降低設計風險。
fpga io電壓配置
fpga io電壓配置，電流配置以及翻轉速率
這只是fpga應用領域的冰山一角，如今fpga應用於各個技術領域。
FPGA給dsp的jtag介面做電平轉換
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