一：儲存器
1：儲存器分類
2：ram（random access memory 隨機訪問儲存器）
隨機訪問，易失性，高訪問速度，對靜電敏感；隨機是指資料不是線性依次儲存，而是自由指定位址進行資料讀寫。
ram與rom最大的區別是，ram在斷電以後儲存在上面的資料會自動消失，而rom不會。
3：sram（靜態ram）
不要重新整理，只要不掉電，資料可以一直儲存，訪問速度快，但結構複雜，**昂貴，cpu的快取用的就是sram
4：dram（動態ram）
需要不斷重新整理，訪問速度相對sram較慢
5：sdram（同步動態ram）
同步指工作時需要同步時鐘，內部的命令的傳送與資料的傳輸都以它為標準
6：ddr sdram（雙倍率同步動態ram）
在sdram記憶體基礎上發展而來，仍然沿用sdram生產體系；sdram在乙個時鐘週期的上公升沿傳輸一次資料，ddr在時鐘的上公升期與下降期各傳輸一次資料。
二：sdram
1：物理bank（p-bank），意為通道
p-bank就是記憶體匯流排的資料位寬，cpu資料匯流排的位寬
2：晶元位寬
一般晶元的位寬較小，為了組成p-bank所需的位寬，需要多顆晶元併聯工作。
p-bank = 晶元位寬*晶元儲存單元總個數*晶元數量
3：邏輯bank（l-bank）：乙個晶元上有多個l-bank，目前一般是4個
行列表示
儲存單元數量 = 行數 *列數 * l-bank的數量
比如8m*8，這是乙個8bit位寬的晶元，有8m個儲存單元，總容量是64mbit
4：128mbit晶元的引腳
5：基本操作與時序
5.1：晶元初始化（mrs）
設定bl數值，讀寫操作模式（突發與否），突發傳輸模式（順序傳輸，交錯傳輸）
5.2：行選址（row），使之處於活動狀態
片選與l-bank的定址同時進行，ras（行位址選通脈衝）也處於有效狀態。此時an位址線則傳送具體的行位址
5.3：列選址與讀寫命令
列定址位址線與行定址位址線共用，但cas可以區分行與列定址的不同。
列選址時，cas（列位址選通脈衝）與ras命令之間必須有乙個間隔，間隔為trcd，可以理解為行選通週期，一般以時鐘週期為單位，比如trcd=2，代表延遲週期為兩個時鐘週期。
讀寫命令與列定址訊號同時發出，we#無效時，為讀取命令。
5.4：讀操作
資料通過資料io通道（dq）輸出到記憶體匯流排上；
cas瞬間到達儲存單元，但儲存體中電晶體的反應時間會造成資料不可能與cas在乙個上公升沿觸發；從cas與讀取命令發出的第一筆資料輸出的時間稱為cl（cas潛伏期），是時鐘週期數。
資料在資料匯流排上，輸出之前要經過s-amp通道對資料進行放大，這段時間稱為tac；tac的時間包括在cl時間內。如下圖
5.5：寫操作
寫入的操作也是在trcd後，但此時沒有cl；we#此時為有效狀態。
寫操作的寫入資料可以與cas同時傳送，也就是說寫入延遲為0。但是選通三極體與電容充電必須有一段時間，所以真正的寫入需要一定週期：twr，這個操作也被稱為寫回。
5.6：突發長（burst）：同一行相鄰的儲存單元連續進行
突發傳輸技術產生原因：當要連續讀寫時，對當前儲存單元的下乙個單元定址，不斷傳送讀寫命令與列定址命令（行位址不變），占用大量記憶體控制資源。所以burst技術應運而生。
burst技術只要指定起始列位址與突發長度，記憶體就會依次自動對後面相應數量的儲存單元進行讀寫操作而不再需要控制器連續地提供列位址。
bl的數值，不能隨便設定，在mrs階段就要對bl設定，一般是定死的，常見設定為4和8。
5.7：預充電
對一行讀寫操作後，關閉現有工作行，準備開啟新行的操作就是預充電。
在發出預充電命令後，要經過一段時間才能允許傳送ras行有效命令開啟新的工作行，這個間隔稱為trp（precharge period）
5.8：重新整理
dram要不斷進行重新整理才能保留住資料。
預充電是對乙個或所有l-bank中的工作行操作，並且是不定期的，有固定週期（64ms）；重新整理過程中，所有l-bank都停止工作，等待重新整理結束後，才能進入正常的工作狀態。
5.9：資料掩碼
為了遮蔽不需要的資料，採用資料掩碼（dqm）技術；
在讀取時，被遮蔽的資料仍然會從儲存體中傳出，只是在「掩碼邏輯單元」處被遮蔽。
三：ddr
1:基本原理
從中可以看出多了兩個訊號：clk#與dqs，clk#與正常clk時鐘相位相反，形成差分時鐘訊號。而資料的傳輸在clk與clk#的交叉點進行，可見clk的上公升沿與下降沿都有資料觸發。
然後由傳送器在dqs 的控制下在外部時鐘上公升與下降沿分兩次傳輸4bit 的資料給主晶元。這樣，如果時鐘頻率為100mhz，那麼在i/o 埠處，由於是上下沿觸發，那麼就是傳輸頻率就是200mhz。
2：差分時鐘
由於資料是在ck 的上下沿觸發，造成傳輸週期縮短了一半，因此必須要保證傳輸週期的穩定以確保資料的正確傳輸，這就要求ck 的上下沿間距要有精確的控制。但因為溫度、電阻效能的改變等原因，ck上下沿間距可能發生變化，此時與其反相的 ck#就起到糾正的作用（ck 上公升快下降慢，ck#則是上公升慢下降快。
3：資料選取脈衝（dqs）
dqs 是ddr sdram 中的重要功能，它的功能主要用來在乙個時鐘週期內準確的區分出每個傳輸週期，並便於接收方準確接收資料。每一顆晶元都有乙個dqs 訊號線，它是雙向的，在寫入時它用來傳送由北橋發來的dqs 訊號，讀取時，則由晶元生成dqs 向北橋傳送。完全可以說，它就是資料的同步訊號。
4：寫入延時
在發出寫入命令後，dqs與寫入資料要等一段時間才能送達，這個週期被稱為dqs相對於寫入命令的延遲時間（tdqss）
5：突發長度與寫入掩碼
在ddr sdram中，突發長度只有 2、4、8 三種選擇，沒有了隨機訪問的操作（突發長度為1）和全頁式突發。這是為什麼呢？因為l-bank 一次就訪問兩倍於晶元位寬的資料，所以晶元至少也要進行兩次傳輸才可以，否則內部多出來的資料怎麼處理？而全頁式突發事實證明在pc 記憶體中是很難用得上的，所以被取消也不希奇。
ddr中的突發長度指的是連續的傳輸週期數。
6：dll（延遲鎖定迴路）
根據外部時鐘動態修正內部時鐘的延遲來實現與外部時鐘的同步
分為：cfm(時鐘頻率測量法)，cc（時鐘比較法）
DDR基礎知識
1 前言 ddr的全稱為double data rate sdram，也就是雙倍速率的sdram，sdram在乙個clk週期傳輸一次資料，而ddr在乙個clk週期傳輸兩次資料，分別在上公升沿和下降沿各傳輸一次資料，該概念稱為預取，在描述ddr速度的時候一般使用mt s單位，也就是每秒多少兆次資料傳輸...
DDR記憶體基礎知識
1 ram random access memory，隨機訪問記憶體。這裡要注意，隨機不是指的是不確定的讀寫記憶體空間，而是指訪問任意乙個位元組位址空間的時間都是相同的。和隨機記憶體訪問相對應的就是順序訪問，典型的就是磁帶，從開頭到結尾，要想讀寫某乙個記憶體空間，只能從頭開始按順序讀取。2 sram...
彙編學習1 基礎知識
機器語言 01構成，計算機能識別。0101000 push ax 組合語言的主體是彙編指令。彙編指令和機器指令的差別在於指令的表示方法上，彙編指令是機器指令便於記憶的書寫格式，是機器指令的助記符，與機器指令一一對應。每一種cpu都有自己的彙編指令集。機器指令 1000 1001 1101 1000 ...