CycloneII特殊管腳的使用

2022-08-28 12:15:06 字數 3987 閱讀 2113

在論壇中看到了有朋友發帖講到altera fpga特殊管腳的連線,對我這樣的初學者很有幫助,查了一下altera的cycloneii手冊和資料,補充一下各個特殊管腳的功能和使用方法。

ep2c5t144c8n/ep2c5q208c8n

1/1.i/o, asdo

在as 模式下是專用輸出腳,在ps 和jtag 模式下可以當i/o 腳來用。在as 模式下,這個腳是cii 向序列配置晶元傳送控制訊號的腳。也是用來從配置晶元中讀配置資料的腳。在as 模式下,asdo 有乙個內部的上拉電阻,一直有效,配置完成後,該腳就變成三態輸入腳。asdo 腳直接接到配置晶元的asdi 腳(第5 腳)。

2/2.i/o,ncso

在as 模式下是專用輸出腳,在ps 和jtag 模式下可以當i/o 腳來用.在as 模式下,這個腳是cii 用來給外面的序列配置晶元傳送的使能腳。在as 模式下,asdo 有乙個內部的上拉電阻,一直有效。這個腳是低電平有效的。直接接到配置晶元的/cs 腳(第1 腳)。

3/3.i/o,crc_error

當錯誤檢測crc 電路被選用時,這個腳就被作為crc_error 腳,如果不用預設就用來做i/o。但要注意,這個腳是不支援漏極開路和反向的。當它作為crc_error 時,高電平輸出則表示出現了crc 校驗錯誤(在配置sram 各個位元時出現了錯誤)。crc 電路的支援可以在setting 中加上。這個腳一般與nconfig 腳配合起來用。即如果配置過程出錯,重新配置.

4/4.i/o,clkusr

當在軟體中開啟enable user-supplled start-up clock(clkusr)選項後,這個腳就只可以作為使用者提供的初始化時鐘輸入腳。在所有配置資料都已經被接收後,conf_done 腳會變成高電平,cii 器件還需要299 個時鐘週期來初始化暫存器,i/o 等等狀態,fpga 有兩種方式,一種是用內部的晶振(10mhz),另一種就是從clkusr 接進來的時鐘(最大不能超過100mhz)。有這個功能,可以延緩fpga 開始工作的時間,可以在需要和其它器件進行同步的特殊應用中用到。

7/13.i/o,vref

用來給某些差分標準提供乙個參考電平。沒有用到的話,可以當成i/o 來用。

14/20. data0

專用輸入腳。在as 模式下,配置的過程是:cii 將ncso 置低電平,配置晶元被使能。cii然後通過dclk 和asdo 配合操作,傳送操作的命令,以及讀的位址給配置晶元。配置晶元然後通過data 腳給cii 傳送資料。data 腳就接到cii 的data0 腳上。cii 接收完所有的配置資料後,就會釋放conf_done 腳(即不強制使conf_done 腳為低電平),conf_done 腳是漏極開路(open-drain)的。這時候,因為conf_done 在外部會接乙個10k 的電阻,所以它會變成高電平。同時,cii 就停止dclk 訊號。在conf_done 變成高電平以後(這時它又相當於變成乙個輸入腳),初始化的過程就開始了。所以,conf_done 這個腳外面一定要接乙個10k 的電阻,以保證初始化過程可以正確開始。 data0,dclk,ncso,asdo 腳上都有微弱的上拉電阻,且一直有效。在配置完成後,這些腳都會變成輸入三態,並被內部微弱的上拉電阻將電平置為高電平。在as 模式下,data0就接到配置晶元的data(第2 腳)。

15/21. dclk

ps 模式下是輸入,as 模式下是輸出。在ps 模式下,dclk 是乙個時鐘輸入腳,是外部器件將配置資料傳送給fpga 的時鐘。資料是在dclk 的上公升沿把資料,在as 模式下,dclk腳是乙個時鐘輸出腳,就是提供乙個配置時鐘。直接接到配置晶元的dclk 腳上去(第6腳)。無論是哪種配置模式,配置完成後,這個腳都會變成三態。如果外接的是配置器件,配置器件會置dclk 腳為低電平。如果使用的是主控晶元,可以將dclk 置高也可以將dclk 置低。配置完成後,觸發這個腳並不會影響已配置完的fpga。這個腳帶了輸入buffer,支援施密特觸發器的磁滯功能。

16/22. nce

專用輸入腳。這個腳是乙個低電平有效的片選使能訊號。nce 腳是配置使能腳。在配置,初始化以及使用者模式下,nce 腳必須置低。在多個器件的配置過程中,第乙個器件的nce 腳要置低,它的nceo 要連線到下乙個器件的nce 腳上,形成了乙個鏈。nce 腳在用jtag程式設計模式下也需要將nce 腳置低。 這個腳帶了輸入buffer,支援施密特觸發器的磁滯功能。

20/26. nconfig

專用的輸入管腳。這個管腳是乙個配置控制輸入腳。如果這個腳在使用者模式下被置低,fpga就會丟失掉它的配置資料,並進入乙個復位狀態,並將所有的i/o 腳置成三態的。nconfig從低電平跳變到高電平的過程會初始化重配置的過程。如果配置方案採用增強型的配置器件或epc2,使用者可以將nconfig 腳直接接到vcc 或到配置晶元的ninit_conf 腳上去。這個腳帶了輸入buffer,支援施密特觸發器的磁滯功能。實際上,在使用者模式下,nconfig訊號就是用來初始化重配置的。當nconfig 腳被置低後,初始化程序就開始了。當nconfig腳被置低後,cii 就被復位了,並進入了復位狀態,nstatus 和conf_done 腳被置低,所有的i/o 腳進入三態。nconfig 訊號必須至少保持2us。當nconfig 又回到高電平狀態後,nstatus 又被釋放。重配置就開始了。在實際應用過程中可以將nconfig 腳接乙個10k 的上拉電阻到3.3v.

40/56. dev_oe

i/o 腳或全域性i/o 使能腳。在quartus ii 軟體中可以使能dev_oe 選項(enable device-wideoutput enable),如果使能了這乙個功能,這個腳可以當全域性i/o 使能腳,這個腳的功能是,如果它被置低,所有的i/o 都進入三態。

75/107. init_done

i/o 腳或漏極開路的輸出腳。當這個腳被使能後,該腳上從低到高的跳變指示fpga 已經進入了使用者模式。如果init_done 輸出腳被使能,在配置完成以後,這個腳就不能被用做使用者i/o 了。在quartusii 裡面可以通過使能enable init_done 輸出選項使能這個腳。

76/108. nceo

i/o 腳或輸出腳。當配置完成後,這個腳會輸出低電平。在多個器件的配置過程中,這個腳會連線到下乙個器件的nce 腳,這個時候,它還需要在外面接乙個10k 的上拉電阻到vccio。多個器件的配置過程中,最後乙個器件的nceo 可以浮空。如果想把這個腳當成可用的i/o,需要在軟體裡面做一下設定。另外,就算是做i/o,也要等配置完成以後。

82/121. nstatus

這是乙個專用的配置狀態腳。雙向腳,當它是輸出腳時,是漏極開路的。在上電之後,fpga立刻將nstatus 腳置成低電平,並在上電復位(por)完成之後,釋放它,將它置為高電平。作為狀態輸出腳時,在配置過程中如果有任何乙個錯誤發生了,nstatus 腳會被置低。作為狀態輸入腳時,在配置或初始化過程中,外部控制晶元可以將這個腳拉低,這時候fpga就會進入錯誤狀態。這個腳不能用作普通i/o 腳。nstatus 腳必須上拉乙個10k 歐的電阻。

83/123. conf_done

這是乙個專用的配置狀態腳。雙向腳,當它是輸出腳時,是漏極開路的。當作為狀態輸出腳時,在配置之前和過程中,它都被置為低電平。一旦配置資料接收完成,並且沒有任何錯誤,初始化週期一開始,conf_done 就會被釋放。當作為狀態輸入腳時,在所有資料都被接收後,要將它置為高電平。之後器件就開始初始化再進入使用者模式。它不可以用作普通i/o來用。這個腳外成也必須接乙個10k 歐的電阻。

84/125,85/126. msel[1:0]

這些腳要接到零或電源,表示高電平或低電平。00 表示用as 模式,10 表示ps 模式, 01是fast as 模式.如果用jtag 模式,就把它們接00, jtag 模式跟msel 無關,即用jtag模式,msel 會被忽略,但是因為它們不能浮空,所以都建議將它接到地。

142/206 dev_clrn

i/o 或全域性的清零輸入端。在quartusii 裡面,如果選上enable device-wide reset(dev_clrn)這個功能。這個腳就是全域性清零端。當這個腳被置低,所有的暫存器都會被清零。這個腳不會影響到jtag 的邊界掃瞄或程式設計的操作。

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Altera FPGA特殊管腳

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FPGA之特殊管腳

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