計組 儲存系統

2022-09-18 13:03:13 字數 3190 閱讀 5314

1 主存簡單模型

1.1 主存邏輯模型

儲存體:儲存具體的二進位制位

資料暫存器:暫存輸入/輸出的資料訊號

1.2 主存的物理模型

資料線:一般對應於資料線的根數,n 根資料線對應 n 位儲存字長

總容量 = 儲存單元個數 * 儲存字長(例:8k * 8 位:即 \(2^*8bit\) ,13 根位址線,8 根資料線,則總容量為 8kb)

\(k:2^\ \ \ \ \ m:2^\ \ \ \ \ g:2^\ \ \ \ \ t:2^\)

2 定址

假設主存的總容量為 1kb,則:

多位元組存放

3 儲存器

3.1 基本結構

3.2 半導體隨機訪問儲存器(ram)

特點 / 型別

sram(靜態)

dram(動態)

儲存資訊

觸發器電容

破壞性讀寫非是

需要重新整理

不要需要

送行列位址

同事送分兩次送

執行速度快慢

整合度低

高發熱量大小

儲存成本高低

作用cache

主存破壞性讀出

是否要重新整理

送行列位址

執行速度

整合度、發熱量、儲存成本

3.3 dram 的重新整理

假設:dram 內部結構排列成 128 * 128 的形式,訪問週期(讀寫週期)為 \(0.5 \mu s\) ,則 \(2ms\) 內共有 \(2ms/0.5\mu s=4000\) 個週期,則:

3.4 sram 的讀寫週期

3.5 半導體唯讀儲存器(rom)

閃速儲存器(flash memory):如 u 盤等,寫入速度較快

固態硬碟(soild state drives):控制單元 + flash 晶元

3.6 儲存器的分類

按照資訊可儲存性分類

讀出是否破壞資訊

按照儲存介質分類

按照訪問方式分類

序列訪問

3.7 儲存器的效能指標

3.8 儲存器的層次化結構

4 主存與 cpu 的連線

4.1 主存容量擴充套件

字擴充套件解碼片選法

使用解碼器實現字擴充套件

線選法解碼片選法

n 條線對應 n 個選片訊號

n 條線對應 \(2^n\) 個選片訊號

電路簡單

電路複雜

位址空間不連續

位址空間可連續,可以增加邏輯設計

4.2 主存擴充套件例題

【例】設 \(cpu\) 有 16 根位址線,8 根資料線,並用 \(\overline \) 作為訪存控制訊號(低電平有效),用 \(\overline \) 作為讀 / 寫控制訊號(高電平為讀,低電平為寫)。現有下列儲存晶元:\(1k×4\ 位\ ram\), \(k×8\ 位\ ram\),\(8k×8\ 位\ ram\),\(2k×8\ 位\ rom\) ,\(4k×8\ 位\ rom\),\(k×8\ 位\ rom\) 及 \(74ls138\) 解碼器和各種閘電路。畫出 \(cpu\) 與儲存器的連線圖,要求:

1)主存位址分配:\(6000h - 67ffh\) 為系統程式區,\(6800h-6bffh\) 為使用者程式區

2)合理選用上述儲存晶元,說明各選幾片?

3)詳細畫出儲存晶元的片選邏輯圖

5 雙埠 ram
兩個埠對同一主存操作有以下 4 種情況

針對以上可能出錯的地方,可以用加「忙」線來解決

​6 多模組儲存器

多體並行儲存器

高位交叉編址 vs 低位交叉編址

7 高速緩衝儲存器

7.1 區域性性原理

工作原理:

7.2 效能分析

【例】假設 \(cache\) 的速度是主存的 5 倍,且 \(cache\) 的命中率為 \(95%\) ,則採用 \(cache\) 後儲存器效能提高多少(設 \(cache\) 命中則中斷訪問主存)?

若 cache 和主存同時被訪問

若先訪問 cache 再訪問主存

7.3 cache 位址對映

三種對映方式邏輯圖

7.4 cache 替換演算法

最不經常使用演算法(lfu):將一段時間內被訪問次數最少的儲存行換出。每行也設定乙個計數器,新行建立後從 0 開始計數,每訪問一次,被訪問的行計數器加 1,需要替換時比較各特定行的計數值,將計數值最小的行換出

7.7 寫策略

未命中時的寫策略

小結7.8 替換演算法例題

8 虛擬儲存器

8.1 定義

8.2 分類

段式虛擬儲存器

段頁式虛擬儲存器

8.3 快表 tlb

9 總結

計組 IO 系統

1 io 系統基本組成 1.1 io 軟體 1.2 io 硬體 1.3 io 方式簡介 2 輸入輸出裝置 2.1 外部裝置 2.2 輸入裝置 2.3 輸出裝置 1 顯示器 按照所顯示的資訊內容分類 特性陰極射線管顯示器 分類 按照掃瞄方式 液晶顯示器 led 顯示器 2 印表機 缺點非擊打式印表機 ...

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