整個晶元中時鐘訊號到達時間的差異稱為時鐘偏移。時序必須滿足暫存器建立和保持時間的要求是基本的設計原則。資料傳播延遲和時鐘偏移都用於與之相關的計算。對於同一時鐘邊沿偏移較大的暫存器，如果順序相鄰，那麼在向其提供時鐘時，就會有違背時序的潛在風險，甚至使功能失效。這是 asic設計失敗最主要的原因。圖2.42是兩個順序相鄰觸發器時鐘偏移的例子。
時鐘偏移中的短路徑問題與觸發器的保持時間違背很相似。在兩個相鄰觸發器之間的資料傳播延遲比時鐘偏移還短時，就會出現該問題。圖2.43中的電路圖和時序圖可以說明短路徑問題。
由於同乙個時鐘沿到達第二個觸發器比新資料要慢，因此第二個觸發器在與第乙個觸發器同樣的邊沿處，切換為與第乙個觸發器同樣的值。這會使u2在與u1同乙個邊沿處移位同樣的資料，最終導致功能錯誤。
在兩個順序上相鄰的觸發器之間的資料路徑傳播延遲比兩者之間的時鐘偏移小時，會出現時鐘偏移和短路徑問題。圖2.44中的延遲如下所示。
t_cq1：第乙個觸發器的時鐘輸出延遲。
t_rdq1：從第乙個觸發器的輸出到第二個觸發器輸入的傳播延遲。
t_ck2：第二個觸發器的時鐘到達時間與第乙個觸發器的時鐘到達時間之差。
當t_ck2 > t_cq1 + t_rdq1 - t_hold2時，會出現明顯的短路徑問題。這裡的t_hold2是第二個觸發器的保持時間。
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