鎖存器和觸發器是具有記憶功能的二進位制存貯器件，是組成各種時序邏輯電路的基本器件之一。區別為：
一、latch同其所有的輸入訊號相關，當輸入訊號變化時latch就變化，沒有時鐘端。主要控制靠的是使能端，當使能端有效時，鎖存器的輸出與輸入相同；當使能端無效時，鎖存器輸出被鎖存，與輸出無關；
二、觸發器flip-flop受時鐘控制，只有在時鐘觸發時才取樣當前的輸入，產生輸出。當然因為latch和flip-flop二者都是時序邏輯，所以輸出不但同當前的輸入相關還同上一時間的輸出相關。
1、latch由電平觸發，非同步控制。在使能訊號有效時latch相當於通路，在使能訊號無效時latch保持輸出狀態。dff由時鐘沿觸發，同步控制。
2、latch對輸入電平敏感，受佈線延遲影響較大，很難保證輸出沒有毛刺產生；dff則不易產生毛刺。
3、如果使用閘電路來搭建latch和dff，則latch消耗的門資源比dff要少，這是latch比dff優越的地方。所以，在asic中使用 latch的整合度比dff高，但在fpga中正好相反，因為fpga中沒有標準的latch單元，但有dff單元，乙個latch需要多個le才能實現。latch是電平觸發，相當於有乙個使能端，且在啟用之後（在使能電平的時候）相當於導線了，隨輸出而變化。在非使能狀態下是保持原來的訊號，這就可以看出和flip-flop的差別，其實很多時候latch是不能代替ff的。
4、latch將靜態時序分析變得極為複雜。（可以理解為不能分析）
一般的設計規則是：在絕大多數設計中避免產生latch。出現鎖存器會產生設計者意想不到的後果，並且它的隱蔽性很強，非老手不能查出。latch最大的危害在於不能過濾毛刺。這對於下一級電路是極其危險的。所以，只要能用d觸發器的地方，就不用latch。
另一方面要注意，當使用case語句和if…else語句時，一定要注意把可能出現的情況都列出來。如case語句需要使用default關鍵字把剩餘的情況包含起來，而使用if語句最好加上else部分。
鎖存器和觸發器區別
鎖存器 latch 是一種對脈衝電平敏感的儲存單元電路，它們可以在特定輸入脈衝電平作用下改變狀態。鎖存，就是把訊號暫存以維持某種電平狀態。鎖存器的最主要作用是快取，其次完成高速的控制器與慢速的外設的不同步問題，再其次是解決驅動的問題，最後是解決乙個i o口既能輸出也能輸入的問題。鎖存器是利用電平控制...
RS鎖存器，D鎖存器 D觸發器簡介
本片部落格主要介紹一下rs鎖存器 rs latch d鎖存器 d latch 和d觸發器 d flip flop 各自的電路原理和優缺點以及演變歷史。真值表 rs q00q 0111 0011 x注意到 電路圖 為了解決rs鎖存器帶來的問題 rs不能同時為1 在此基礎上，新增兩個與門和乙個非門，即可...
verilog描述鎖存器和觸發器
1。門口d鎖存器 module d latch clk,d,q input clk,d output reg q always clk,d 注 這裡的敏感訊號為clk和d，因為d也引起q的變化。當clk為高點評時，d的變化也引起輸出q的變化。if clk 1 q d endmodule 2.d觸發器...