今天看到一位博主關於以上幾者之間的關係，覺得他總結的很精闢。然後重新翻了了一遍數電書。
博主的文中有一段總結「電晶體—閘電路—組合邏輯電路（鎖存器）—時序邏輯電路（觸發器，暫存器）」的總結。我覺得很好總結了數電書的前半部分。
以前常常混淆暫存器，觸發器，鎖存器等概念，重新看一遍書後，概念要清晰的多，一下引用《數字電子技術基礎》第五版的部分內容。一下簡稱數電
1.集體管和閘電路是數電中前面著重講的基礎，他是構成數字的電路的基本單元，重要性不言而喻。其中主要分為兩大類閘電路：cmos閘電路與ttl閘電路，對應的就有cmos器件與ttl器件（晶元），書中著重講了兩種電路的基本單元組成——反相器。分析其工作原理，靜態輸入特性和輸出特性，動態效能。留心的人或者正在參加工作的人可以發現書中的其實就給你很好解釋了晶元資料上的一些內容。包括一些常見引數的定義。
2.組合邏輯電路，核心是與非門。構建了乙個場景，抽離出他的邏輯關係，根據邏輯關係簡化邏輯函式，最後得到邏輯電路圖，這很古老的也是最基礎的邏輯電路的設計方式，這項工作目前基本被eda軟體取代。這是以前上數電課比較頭疼的位置，後來發現大篇幅講了的邏輯電路後，引出了sr鎖存器，雖然把他歸在了觸發器一章，但是sr鎖存器（latch）的實質還是組合邏輯電路，一句話解釋就是只要輸入變化，輸出就會變化。同時組合邏輯相對時序邏輯電路更容產生競爭—冒險。
3.時序邏輯電路，與組合邏輯電路相比較引入了時間（clk）的概念，前提都是有時鐘訊號（clk）的作用。
在sr鎖存器的前級引入clk訊號與s和r與非，就形成乙個受clk控制的sr觸發器（電平觸發）；
將兩個sr觸發器一前一後構成主從sr觸發器；
將主從sr觸發器的輸出級交叉介入輸入級得到主從jk觸發器（脈衝觸發，在下降沿或者上公升沿觸發，有效電平內主觸發器的裝藥可以發生多次翻轉）；
將sr觸發器的sr端連在一起成為d觸發器（電平觸發）；
將主從jk觸發器兩個輸入端合併為乙個輸入構成t觸發器；
這些都是建立在電平觸發的sr觸發器的基礎上的。但為了提高觸發器的可靠性（只在時鐘邊沿改變狀態），就有了邊沿觸發器。也是目前常用的型別，包括有兩個電平觸發構成的邊沿觸發器，維持阻塞觸發器等。
總結一下按觸發方式劃分有：電平觸發（主從sr觸發器），脈衝觸發（主從jk觸發器），邊沿觸發（由兩個電平觸發構成）
按功能劃分：sr觸發器，jk觸發器，t觸發器，d觸發器
這兩者之間是有交差的。目前常用的觸發器產品只有jk觸發器和d觸發器兩大類。（由功能上jk觸發器覆蓋sr和t觸發器）
鎖存器與觸發器
鎖存器和觸發器是具有記憶功能的二進位制存貯器件，是組成各種時序邏輯電路的基本器件之一。區別為 一 latch同其所有的輸入訊號相關，當輸入訊號變化時latch就變化，沒有時鐘端。主要控制靠的是使能端，當使能端有效時，鎖存器的輸出與輸入相同 當使能端無效時，鎖存器輸出被鎖存，與輸出無關 二 觸發器fl...
鎖存器和觸發器區別
鎖存器 latch 是一種對脈衝電平敏感的儲存單元電路，它們可以在特定輸入脈衝電平作用下改變狀態。鎖存，就是把訊號暫存以維持某種電平狀態。鎖存器的最主要作用是快取，其次完成高速的控制器與慢速的外設的不同步問題，再其次是解決驅動的問題，最後是解決乙個i o口既能輸出也能輸入的問題。鎖存器是利用電平控制...
RS鎖存器，D鎖存器 D觸發器簡介
本片部落格主要介紹一下rs鎖存器 rs latch d鎖存器 d latch 和d觸發器 d flip flop 各自的電路原理和優缺點以及演變歷史。真值表 rs q00q 0111 0011 x注意到 電路圖 為了解決rs鎖存器帶來的問題 rs不能同時為1 在此基礎上，新增兩個與門和乙個非門，即可...