verilog語法 001引數例化

verilog引數例化

1、引數定義parameter

module ram_1r1w 

#( parameter width=128,
parameter deepth=32)(
input wclk,
input [width-1:0] wdin,
.....................................
input rclk,
output [width-1:0] dout,
...................................
);....................
....................
.....................
endmodule

2、引數例化

ram_1r1w

#( .width(128),
.deepth(96)
)ram_1r1w_96x128
(.wclk(wclk),
.wen(write_en),
.waddr(waddr),
.wdin(wdata),
.rclk(rclk),
.ren(read_en),
.raddr(raddr),
.dout(rdata)
);

module_name #(.parameter1(***1),.paramter2(***2))

module_name_u0 ( .signal1(s1), .signal2(s2),.............);

引數例化括號內也可以使新的引數，如下所示

module mactx_32x128_fifo

#( parameter width=128,
parameter deepth=32)(
input wclk,
......................
input rclk,
...................
)................
................
ram_1r1w
#( .width(width),
.deepth(deepth)
)ram_1r1w_u0
(.wclk(wclk),
.wen(write_en),
.waddr(waddr),
.wdin(wdata),
.rclk(rclk),
.ren(read_en),
.raddr(raddr),
.dout(rdata)
);

verilog引數例化

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Verilog語法總結

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verilog語法隨記

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