很多時候，pcb走線中途會經過過孔、測試點焊盤、短的stub線等，都存在寄生電容，必然對訊號造成影響。走線中途的電容對訊號的影響要從發射端和接受端兩個方面分析，對起點和終點都有影響。
首先按看一下對訊號發射端的影響。當乙個快速上公升的階躍訊號到達電容時，電容快速充電，充電電流和訊號電壓上公升快慢有關，充電電流公式為：i=c*dv/dt。電容量越大，充電電流越大，訊號上公升時間越快，dt越小，同樣使充電電流越大。
我們知道，訊號的反射與訊號感受到的阻抗變化有關，因此為了分析，我們看一下，電容引起的阻抗變化。在電容開始充電的初期，阻抗表示為：
這裡dv實際上是階躍訊號電壓變化，dt為訊號上公升時間，電容阻抗公式變為：
從這個公式中，我們可以得到乙個很重要的資訊，當階躍訊號施加到電容兩端的初期，電容的阻抗與訊號上公升時間和本身的電容量有關。
通常在電容充電初期，阻抗很小，小於走線的特性阻抗。訊號在電容處發生負反射，這個負電壓訊號和原訊號疊加，使得發射端的訊號產生下衝，引起發射端訊號的非單調性。
對於接收端，訊號到達接收端後，發生正反射，反射回來的訊號到達電容位置，那個樣發生負反射，反射回接收端的負反射電壓同樣使接收端訊號產生下衝。
為了使反射雜訊小於電壓擺幅的5%（這種情況對訊號影響可以容忍），阻抗變化必須小於10%。那麼電容阻抗應該控制在多少？電容的阻抗表現為乙個併聯阻抗，我們可以用併聯阻抗公式和反射係數公式來確定它的範圍。對於這種併聯阻抗，我們希望電容阻抗越大越好。假設電容阻抗是pcb走線特性阻抗的k倍，根據併聯阻抗公式得到電容處訊號感受到的阻抗為：
阻抗變化率為：
，即
，也就是說，根據這種理想的計算，電容的阻抗至少要是pcb特性阻抗的9倍以上。實際上，隨著電容的充電，電容的阻抗不斷增加，並不是一直保持最低阻抗，另外，每乙個器件還會有寄生電感，使阻抗增加。因此這個9倍限制可以放寬。在下邊的討論中假設這個限制是5倍。
有了阻抗的指標，我們就可以確定能容忍多大的電容量。電路板上50歐姆特性阻抗很常見，我就用50歐姆來計算。
得出：
即在這種情況下，如果訊號上公升時間為1ns，那麼電容量要小於4皮法。反之，如果電容量為4皮法，則訊號上公升時間最快為1ns，如果訊號上公升時間為0.5ns，這個4皮法的電容就會產生問題。
這裡的計算只不過是為了說明電容的影響，實際電路中情況十分複雜，需要考慮的因素更多，因此這裡計算是否精確沒有實際意義。關鍵是要通過這種計算理解電容是如何影響訊號的。我們對電路板上每乙個因素的影響都有乙個感性認識後，就能為設計提供必要的指導，出現問題就知道如何去分析。精確的評估需要用軟體來**。
總結：
1 pcb走線中途容性負載使發射端訊號產生下衝，接收端訊號也會產生下衝。
2 能容忍的電容量和訊號上公升時間有關，訊號上公升時間越快，能容忍的電容量越小。
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