東北大學-計算機硬體技術基礎
8284a是8086/8088微處理器的乙個輔助器件。負責時鐘產生、reset同步、ready同步以及ttl電平的外圍裝置時鐘訊號
-aen1和-aen2
address enable，位址允許
分別用來制約匯流排就緒訊號rdy1和rdy2，cpu給出的ready訊號受這兩個輸入訊號控制
rdy1和rdy2
bus ready，匯流排就緒輸入
和-aen1和-aen2一起產生等待狀態
-async
就緒同步旋轉輸入
為rdy1和rdy2輸入選擇一級同步或二級同步
ready
就緒輸出
與8086/8088的ready輸入引腳相連。此訊號和rdy1和rdy2輸入同步
x1 和 x2
晶體振盪器引腳
與外部晶體相連，作為時鐘產生器及所有功能的定時源
f / -c
frequency / -crystal select
為8284a選擇時鐘源。高電平時，外部時鐘提供給efi輸入引腳，低電平由內部晶振提供定時訊號
efiexternal frequency input，外部頻率輸入
當f / -c引腳為高電平時，由efi提供定時訊號
clk為8086/8088及系統其他器件提供時鐘輸入訊號
clk占空比為33%
pclk
peripheral clock
頻率是晶體或efi頻率的1 / 6，pclk占空比為50%。為系統中其他外設提供時鐘訊號
oscoscillator output，振盪器輸出
乙個ttl電平訊號，頻率和晶體或efi輸入的頻率相同。osc輸出在某些多處理器系統中為其他8284a提供efi輸入
-res
復位輸入
與8086/808的reset引腳相連
csync
clock synchronization 時鐘同步引腳。在多處理器系統中當efi提供同步訊號時使用。如果已使用內部晶振，該引腳必須接地
gnd接地引腳
vcc電源輸入
+5.0v，±10%電源輸入
時鐘週期是計算機中最基本的時間單元，也是最短的時間度量單元。主頻與時鐘週期的轉換關係：1 / 時鐘週期 = 主頻。例如，8086的主頻為5mhz，時鐘週期為200ns。
biu對儲存器或外設讀寫一次所需要的時間，稱為乙個匯流排週期。在8086中，乙個基本的匯流排週期由4個時鐘週期組成，習慣上將4個時鐘週期分別稱為4個狀態，即t1，t2，t3，t4。
執行一條指令所需要的全部時間，稱為乙個指令週期。乙個指令週期可能包括若干個匯流排週期。不同的指令其指令週期可能不同。指令週期由一些基本的匯流排週期組成：儲存器讀/寫，i/o埠讀/寫，終端響應。
t1狀態
m/io*變高，cpu將對記憶體操作
a19-a0上出現位址訊號
ale上出現正脈衝訊號（電平變化後又變回原狀態）
dt/r*變低，資料收發器處於接收狀態
t2狀態
ad7-ad0變高阻態
rd*變低，發給記憶體，cpu將進行讀操作
den*變低，允許資料收發器進行資料傳送
t3狀態
ad7-ad0上出現資料訊號，資料從記憶體單元送出
t4狀態
rd*變高，cpu從db上讀資料，將資料送到目的地（如暫存器）
den*變高，資料收發器與匯流排斷開，ad7-ad0變高阻態
t1狀態
m/io*變高，cpu將對記憶體操作
a19-a0上出現位址訊號
ale上出現正脈衝訊號（電平變化後又變回原狀態）
dt/r*變低，資料收發器處於傳送狀態
t2狀態
wr*變低，發給記憶體，cpu將進行讀操作
den*變低，允許資料收發器進行資料傳送
ad7-ad0上出現資料訊號
t3狀態
繼續提供資料訊號d7-d0
維持有關控制訊號不變
t4狀態
wr*變高，將資料線上的資料寫到目的記憶體單元
den*變高，資料收發器與匯流排斷開，ad7-ad0變高阻態
與儲存器讀寫相比：
m/io*訊號的電平不同
cpu送出位址只出現在a15-a0
增加tw等待週期（讓cpu等待速度較慢的外設）
時序分析（2） 時序約束原理
一 基本概念 1 時序 時鐘和資料的對應關係 2 約束 告訴綜合工具，我們希望時序達到什麼樣的標準 3 違例 時序達不到需要的標準 4 收斂 通過調整布局佈線方案來達到這個標準 5 靜態時序分析 電路未跑起來時，延時等已知，以此分析時序 6 動態時序分析 電路跑起來，如modelsim軟體 理想狀態...
FPGA系列5 時序分析（時序模型）
該時序模型的要求為 tclk tco tlogic trouting tsetup tskew 其中，tco為發端暫存器時鐘到輸出時間 tlogic為組合邏輯延遲 trouting為兩級暫存器之間的佈線延遲 tsetup為收端暫存器建立時間 tskew為兩級暫存器的時鐘歪斜，其值等於時鐘同邊沿到達兩...
Verilog篇 四 時序模型
時序模型 器的時間推進模型，它反映了推進 時間和排程事件的方式。1 門級時序模型 適用於分析所有的連續賦值語句，過程連續賦值語句，門級原語，使用者自定義原語。特點 任意時刻，任意輸入變化都將重新計算其輸出。假設已經存在乙個門級時序模型，同時該模型產生的乙個事件已被排程但還未執行，如果事件的結果將導致...