veriloghdl
是一種用於數字邏輯電路設計的硬體描述語言
使用veriloghdl可以像設計軟體一樣設計硬體系統。（hdl：hardware description language 硬體描述語言）
常量、變數
變數 運算子（八種）
表示式基本結構
// verilog模組的基本結構
module 《模組名》(口1，口2，...);
begin
《語句》
end
相當於c語言中的大括號
各個語句(注意末尾加 ; )
例項元件或子模組語句module mux4(d0,d1,d2,d3,s,y);
// i/o埠說明
input [3:0] d0,d1,d2,d3;
input [1:0] s;
output [3:0] y;
//內部訊號說明（變數宣告
wire [3:0] low,high;
//例項元件語句
mux2 lowmux(d0,d1,s[0],low);
mux2 highmux(d2,d3,s[0],high);
mux2 finalmux(low,high,s[1],y);
endmodule
結構說明語句
賦值語句（能在alway和initial塊中使用）
阻塞賦值：= 描述組合邏輯電路
非阻塞賦值 <= 描述時序電路
例子：一位全加器
module add1(a,b,cin,sum,cout)
input a,b,cin;
output sum,cout;
wire q = a & b ; //內部變數
wire g = a ^ b ;
assign sum = cin ^ g ; //連續賦值
assign cout = cin & g | q ;
endmodule
塊語句：begin 《語句》 end
Verilog基本語法
首先必須知道該訊號的最大值 計算該訊號的位寬 wire用於結構化器件之間物理連線的建模 在verilog中，wire永遠是wire，就是相當於一條連線，用來連線電路，不能儲存資料，無驅動能力，是組合邏輯 並且只能在assign左側賦值，不能在always 中賦值。reg可以綜合成register，l...
Verilog基本語法 原語篇（Gate門）
verilog中已有一些建立好的邏輯門和開關的模型。在所涉及的模組中，可通過例項引用這些門與開關模型，從而對模組進行結構化的描述。and output,input,nand output,input,or output,input,nor output,input,xor output,input,...
verilog 基本語法 大括號的使用
的基本使用是兩個，乙個是拼接，乙個是複製，下面列舉了幾種常見用法。基本用法 表示拼接，表示複製，等同於 所以 就表示將13個1拼接起來，即13 b1111111111111。拼接語法詳解 即把某些倍號的某些位詳細地列出來，中間用逗號分開，最後用大括號括起來表示乙個整體訊號，例如 a,b 3 0 c,...