用verilog實現按鍵抖動消除電路，抖動小於15ms，輸入時鐘 12mhz
設計思路：
使用計數器，計算按鍵時間，如果大於15ms，則認為是有效訊號，若小於15ms，則認為是無效訊號
12mhz 1 clk =83ns 15ms/83ns =180722 = 0x2c1f2
module rebounce(
input clk,
input rst_n,
input key_in,
output key_out);
reg key_out;
reg key_in_dly;
reg [19:
0] cnt;
wire change;
parameter jitter =
20'h2c1f2;
// 檢測key訊號變化，使用原訊號+dly
always @(posedge clk or negedge rst_n)
if(!rst_n) key_in_dly <=0;
else key_in_dly <= key_in;
assign change =
(key_in & !key_in_dly)
|(!key_in & key_in_dly)
;// 當沒有變化時，計數器才工作，否則復位重新計數
always @(posedge clk or negedge rst_n)
if(!rst_n) cnt <=
20'h0;
else
if(change) cnt <=
20'h0;
else cnt <= cnt +1;
// 輸出判斷
always @(posedge clk or negedge rst_n)
// key_out =
1 為 未按下
if(!rst_n) key_out <=1;
else
if(cnt ==
20'h2c1f2 -
1) key_out <= key_in;
else key_out <= key_out;
endmodule
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