多核cpu
l1約 1ns
l2< 3ns
l3約15ns
主存約 80ns
為什麼三層：工業測試的效果最好
快取行大小：越大，區域性性空間效率越大，讀取越慢；越小，區域性性空間效率越小，讀取越快。64位元組（intel）
intel mesi 快取一致性協議（又叫快取鎖）
其他 msi
一致性協議無法保證快取一致性時 ：跨越多個快取行、無法快取的資料
使用匯流排鎖的策略
實踐的指導意義：
jdk7中，很多採用long padding提高效率 如disruptor
jdk8，加入了@contended註解需要加上：jvm -xx:-restrictcontended 根據機器情況幫助填充
擴充套件概念：
1、合併寫技術： write combining buffer
一般是4個位元組，由於alu速度太快，所以在寫入l1的同時，寫入乙個wc buffer，滿了之後，再直接更新到l2
2、uma 和 numa 和 numa aware non uniform memory access
zgc - numa aware：分配記憶體會優先分配該執行緒所在cpu的最近記憶體
參考：快取一致性協議
儲存器層次結構
sram 靜態隨機訪問儲存器 sram儲存穩定，訪問速度快 具有雙穩定特性，一般作為1，2級快取記憶體。dram 動態隨機訪問儲存器 dram儲存不如sram訪問速度快，相比也沒有sram穩定，一般作為主存 記憶體 和圖形系統幀緩衝區。dram晶元中的乙個單元儲存乙個位，w個單元儲存乙個位元組，w個...
儲存器層次結構
電腦程式的乙個基本屬性 區域性性 儲存器層次結構分類 1 cpu暫存器 放在cpu裡面的記憶體，特點 速度快，高 2 快取記憶體儲存器 主儲存器 磁碟。特點 cpu之外，需要時訪問呼叫，相對較慢 兩類ram 1 sram 靜態 1 更快，更貴。2 作為快取記憶體儲存器，主要負責運算需要 3 雙穩態的...
儲存器層次結構
在簡單模型中，儲存器系統是乙個線性的位元組陣列，而cpu能夠在乙個常數時間內訪問每個儲存器的位置。雖然到現在為止沒有任何乙個有效的模型，可以模仿它的工作方式。實際上，儲存器系統是乙個具有不同容量，成本和訪問時間的儲存裝置的層次結構。cpu暫存器儲存最常用的資料。靠近cpu的小的，快速的告訴快取儲存器...