從rtl到邏輯門的綜合過程由邏輯綜合工具自動完成，其中包括以下幾個步驟：
① rtl描述
設計者在高層次上使用rtl結構描述設計。設計者在功能驗證上耗費一定的時間，以確保rtl描述的功能正確無誤。功能驗證完成後，才能把rtl輸入到邏輯綜合工具。
② 翻譯
rtl描述被邏輯綜合工具轉換為乙個未經優化的內部中間表示。這一過程稱為翻譯。翻譯器讀入verilog rtl描述中的基本原語和操作，翻譯過程中不考慮面積、時序、和功耗等設計約束。在本過程中，邏輯綜合總結僅完成簡單的內部資源分配。
③未經優化的中間表示
翻譯過程產生了設計的未經優化的中間表示。是使用者所無法理解的。
④ 邏輯優化
接著邏輯優化，以便刪除冗餘邏輯，優化中使用了大量與工藝無關的布林邏輯優化技術。
⑤ 工藝對映和優化
以上都是以工藝無關的，直到這一步。在這一步驟中，綜合工具接受內部表示，並使用工藝庫中提供的單元，用邏輯門實現該內部表示。也就是，設計被對映到需要的目標工藝。
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