eda技術試卷 EDA技術與VHDL期末考試試卷

2021-10-13 14:50:19 字數 1379 閱讀 3694

eda

技術與vhdl

期末考試試卷

一、單項選擇題:(

分)ip

核在eda

技術和開發中具有十分重要的地位;提供用

vhdl

等硬體描述語

言描述的功能塊,但不涉及實現該功能塊的具體電路的

ip核為

da .

瘦ip b.

固ip c.

胖ip d.

都不是綜合是

eda設計流程的關鍵步驟,在下面對綜合的描述中,

是錯誤的。da.

綜合就是把抽象設計層次中的一種表示轉化成另一種表示的過程;

b.綜合就是將電路的高階語言轉化成低階的,可與

fpga / cpld

的基本結構相

對映的網表檔案;

c.為實現系統的速度、面積、效能的要求,需要對綜合加以約束,稱為綜合約

束;d.

綜合可理解為一種對映過程,並且這種對映關係是唯一的,即綜合結果是唯

一的。大規模可程式設計器件主要有

fpga

cpld

兩類,下列對

fpga

結構與工作原理的

描述中,正確的是

__c__

a. fpga

全稱為複雜可程式設計邏輯器件;

b. fpga

是基於乘積項結構的可程式設計邏輯器件;

c.基於

sram

的fpga

器件,在每次上電後必須進行一次配置;d.在

altera

公司生產的器件中,

max7000

系列屬fpga

結構。程序中的訊號賦值語句,其訊號更新是

___c____

a.按順序完成;

b.比變數更快完成;

c.在程序的最後完成;

d.都不對。

vhdl

語言是一種結構化設計語言;乙個設計實體(電路模組)

包括實體與結構體兩部分,結構體描述ba.

器件外部特性;

b.器件的內部功能;

c.器件的綜合約束;

d.器件外部特性與內部功能。

不完整的

if語句,其綜合結果可實現aa.

時序邏輯電路

b.組合邏輯電路

c.雙向電路

d.三態控制電路

子系統設計優化,主要考慮提高資源利用率減少功耗(即面積優化),以及

提高執行速度(即速度優化);指出下列哪些方法是面積優化

b①流水線設計

②資源共享

③邏輯優化

④序列化

⑤暫存器配平

⑥關鍵路徑法

a. ①③⑤ b. ②③④

c. ②⑤⑥ d. ①④⑥

eda技術試卷 《EDA技術》試題及答案

第頁共 頁一 簡答題 分,每小題 分 1.cpld 和fpga 有什麼差異?在實際應用中各有什麼特點?答 差異 cpld 複雜可程式設計邏輯器件,fpga 現場可變成門陣列 cpld 基於乘積項技術的確定 型結構,fpga 基於查詢表技術的統計型結構 cpld 5500 50000 門,fpga 1...

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